Aceleração em NPU e DSP Vetorial para Processamento de Mensagens de Alta Frequência
Uso de aceleradores de hardware dedicados para descompactar, descriptografar e analisar 1.000+ pacotes/s.
Arquitetura e Projeto de Heterogeneous Automotive SoCs
Planta de referência do die para SoCs automotivos heterogêneos, mapeando clusters de NPU, DSP vetorial e CPU de propósito geral em relação ao pipeline de ingestão de mensagens V2X, incluindo a topologia de interconexão on-chip e o particionamento de largura de banda de memória.
Implementação e Verificação em Produção
Validação de silício de produção cobrindo taxa de decodificação sustentada acima de 1.000 pacotes por segundo, comportamento de throttling térmico sob tráfego de rajada no pior caso e resultados de qualificação AEC-Q100 Grade 2.
- Núcleos DSP vetoriais dedicados descriptografam e analisam payloads BSM/CPM assinados conforme IEEE 1609.2 à taxa de linha, sem envolver a CPU de aplicação.
- NPUs on-chip executam modelos quantizados INT8 de classificação de objetos alimentados diretamente pelo decodificador de mensagens V2X, reduzindo a latência de percepção pela metade.
- Aceleradores criptográficos de hardware verificam assinaturas ECDSA P-256 para mais de 1.000 mensagens por segundo, mantendo consultas à lista de revogação de certificados em SRAM.
- Interconexões em malha baseadas em AMBA CHI isolam núcleos críticos de segurança ASIL-D das cargas de infotainment de melhor esforço no mesmo die.
Explorar Portfólio de Domínios