Accelerazione NPU e DSP Vettoriale per l'Elaborazione di Messaggi ad Alta Frequenza
Sfruttamento di acceleratori hardware dedicati per decomprimere, decifrare e analizzare oltre 1.000 pacchetti al secondo.
Architettura e progettazione: Heterogeneous Automotive SoCs
Planimetria di riferimento del die per SoC automotive eterogenei, che mappa i cluster NPU, DSP vettoriale e CPU general-purpose rispetto alla pipeline di ingestione dei messaggi V2X, inclusa la topologia di interconnessione on-chip e la suddivisione della larghezza di banda della memoria.
Implementazione e verifica in produzione
Validazione del silicio di produzione che copre un throughput di decodifica sostenuto superiore a 1.000 pacchetti al secondo, il comportamento di throttling termico nel traffico a raffica nel caso peggiore e i risultati di qualifica AEC-Q100 Grade 2.
- Core DSP vettoriali dedicati decifrano e analizzano i payload BSM/CPM firmati IEEE 1609.2 a velocità di linea, senza coinvolgere la CPU applicativa.
- Le NPU on-chip eseguono modelli quantizzati INT8 di classificazione degli oggetti alimentati direttamente dal decodificatore di messaggi V2X, dimezzando la latenza di percezione.
- Gli acceleratori crittografici hardware verificano le firme ECDSA P-256 per oltre 1.000 messaggi al secondo, mantenendo in SRAM le ricerche nella lista di revoca dei certificati.
- Le interconnessioni mesh basate su AMBA CHI isolano i core critici per la sicurezza ASIL-D dai carichi di infotainment best-effort sullo stesso die.
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