Accélération NPU et DSP vectoriel pour le traitement de messages haute fréquence
Exploitation d'accélérateurs matériels dédiés pour décompresser, déchiffrer et analyser plus de 1 000 paquets par seconde.
Architecture et conception : Heterogeneous Automotive SoCs
Plan de référence de la puce pour les SoC automobiles hétérogènes, mettant en correspondance les clusters NPU, DSP vectoriel et CPU généraliste avec le pipeline d'ingestion des messages V2X, y compris la topologie d'interconnexion sur puce et le partitionnement de la bande passante mémoire.
Implémentation et vérification en production
Validation du silicium de production couvrant un débit de décodage soutenu supérieur à 1 000 paquets par seconde, le comportement de throttling thermique sous trafic en rafale dans le pire cas, et les résultats de qualification AEC-Q100 Grade 2.
- Des cœurs DSP vectoriels dédiés déchiffrent et analysent les charges utiles BSM/CPM signées IEEE 1609.2 au débit ligne, sans solliciter le CPU applicatif.
- Les NPU intégrés exécutent des modèles de classification d'objets quantifiés en INT8, alimentés directement par le décodeur de messages V2X, réduisant de moitié la latence de perception.
- Des accélérateurs cryptographiques matériels vérifient les signatures ECDSA P-256 pour plus de 1 000 messages par seconde, tout en conservant les recherches dans la liste de révocation des certificats en SRAM.
- Des interconnexions maillées basées sur AMBA CHI isolent les cœurs critiques ASIL-D des charges d'infodivertissement best-effort sur la même puce.
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