Aceleración con NPU y DSP Vectorial para el Procesamiento de Mensajes de Alta Frecuencia
Aprovechamiento de aceleradores de hardware dedicados para desempaquetar, descifrar y analizar más de 1.000 paquetes por segundo.
Arquitectura y Diseño de Heterogeneous Automotive SoCs
Plano de referencia del die para SoCs automotrices heterogéneos, que relaciona los clústeres de NPU, DSP vectorial y CPU de propósito general con el pipeline de ingesta de mensajes V2X, incluyendo la topología de interconexión on-chip y el particionamiento del ancho de banda de memoria.
Implementación y Verificación en Producción
Validación de silicio de producción que cubre un rendimiento de decodificación sostenido superior a 1.000 paquetes por segundo, el comportamiento de limitación térmica bajo tráfico de ráfaga en el peor caso y los resultados de calificación AEC-Q100 Grado 2.
- Núcleos DSP vectoriales dedicados descifran y analizan las cargas útiles BSM/CPM firmadas según IEEE 1609.2 a velocidad de línea, sin involucrar a la CPU de aplicación.
- Las NPU integradas ejecutan modelos cuantizados INT8 de clasificación de objetos alimentados directamente por el decodificador de mensajes V2X, reduciendo a la mitad la latencia de percepción.
- Los aceleradores criptográficos de hardware verifican firmas ECDSA P-256 para más de 1.000 mensajes por segundo, manteniendo las consultas a la lista de revocación de certificados en SRAM.
- Las interconexiones en malla basadas en AMBA CHI aíslan los núcleos críticos de seguridad ASIL-D de las cargas de infoentretenimiento de mejor esfuerzo en el mismo die.
Explorar Portafolio de Dominios