NPU- und Vektor-DSP-Beschleunigung für die hochfrequente Nachrichtenverarbeitung
Nutzung dedizierter Hardwarebeschleuniger zum Entpacken, Entschlüsseln und Parsen von über 1.000 Paketen pro Sekunde.
Architektur und Design: Heterogeneous Automotive SoCs
Referenz-Die-Layout für heterogene Automotive-SoCs, das NPU-, Vektor-DSP- und Allzweck-CPU-Cluster der V2X-Nachrichtenaufnahme-Pipeline zuordnet, einschließlich On-Chip-Interconnect-Topologie und Speicherbandbreitenaufteilung.
Produktionsimplementierung und Verifikation
Validierung des Serien-Siliziums mit anhaltendem Decodier-Durchsatz von über 1.000 Paketen pro Sekunde, thermischem Throttling-Verhalten bei Worst-Case-Burst-Verkehr und AEC-Q100-Grade-2-Qualifikationsergebnissen.
- Dedizierte Vektor-DSP-Kerne entschlüsseln und parsen IEEE-1609.2-signierte BSM/CPM-Nutzlasten mit Leitungsgeschwindigkeit, ohne die Anwendungs-CPU zu belasten.
- On-Chip-NPUs führen quantisierte INT8-Objektklassifizierungsmodelle aus, die direkt vom V2X-Nachrichtendecoder gespeist werden, und halbieren so die Wahrnehmungslatenz.
- Hardware-Kryptobeschleuniger verifizieren ECDSA-P-256-Signaturen für über 1.000 Nachrichten pro Sekunde und halten dabei Abfragen der Zertifikatsperrliste im SRAM.
- AMBA-CHI-basierte Mesh-Interconnects isolieren sicherheitskritische ASIL-D-Kerne von Best-Effort-Infotainment-Lasten auf demselben Die.
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